臺積電2.5/3D先進(jìn)封裝布局詳解

當(dāng)?shù)貢r間6月16日，晶圓代工巨頭臺積電在美國加利福尼亞州圣克拉拉召開了2022年臺積電技術(shù)研討會，介紹了臺積電的技術(shù)現(xiàn)狀和即將推出的路線圖，涵蓋了工藝技術(shù)和先進(jìn)封裝開發(fā)的各個方面。

在之前的報道《臺積電2nm細(xì)節(jié)曝光：功耗降低30%！成熟制程產(chǎn)能2025年將提升50%》當(dāng)中，我們有介紹關(guān)于制程工藝技術(shù)的部分。今天我們再來聊聊臺積電的先進(jìn)封裝技術(shù)。

一、臺積電的3D Fabric產(chǎn)品組合

在2.5D和3D先進(jìn)封裝技術(shù)方面，臺積電已經(jīng)布局了超過10年。目前，臺積電已將2.5D和3D先進(jìn)封裝相關(guān)技術(shù)整合為“3DFabric”平臺，可讓客戶們自由選配，前段技術(shù)包含3D的整合芯片系統(tǒng)（SoIC InFO-3D），后段組裝測試相關(guān)技術(shù)包含2D/2.5D的整合型扇出（InFO）以及2.5D的CoWoS系列家族。

從技術(shù)上來講，SoC與“3D”高帶寬內(nèi)存 HBM 堆棧的 2.5D 集成已經(jīng)是一個組合產(chǎn)品。如上所述，臺積電設(shè)想未來將3D SoIC與2.5D CoWoS/InFO相結(jié)合，作為非常復(fù)雜的異構(gòu)系統(tǒng)設(shè)計的一部分，實(shí)現(xiàn)更豐富的拓?fù)浣Y(jié)構(gòu)組合。

與研討會上的工藝技術(shù)演示一樣，臺積電對其先進(jìn)封裝技術(shù)的更新非常簡單 ——表明成功的、持續(xù)的路線圖執(zhí)行。下面將重點(diǎn)介紹幾個代表新方向的具體領(lǐng)域。

特別值得注意的是臺積電對高級系統(tǒng)集成工廠的投資，該工廠將支持3D Fabric產(chǎn)品，提供完整的組裝和測試制造能力。

二、2.5D封裝

有兩類2.5D封裝技術(shù) - “片上晶圓基板”（CoWoS）和“集成扇出”（InFO）。

（請注意，在上圖中，臺積電將一些InFO產(chǎn)品表示為“2D”。）

這兩種技術(shù)的關(guān)鍵舉措是繼續(xù)擴(kuò)大最大封裝尺寸，以便能夠集成更多的芯片（和 HBM 堆棧）。例如，在硅轉(zhuǎn)接板（CoWoS-S）上制造互連層需要“拼接”多個光刻曝光——目標(biāo)是根據(jù)最大光罩尺寸的倍數(shù)增加轉(zhuǎn)接板尺寸。

1、CoWoS系列

具體來說，CoWoS已經(jīng)擴(kuò)展到提供三種不同的轉(zhuǎn)接板技術(shù)（CoWoS中的“晶圓”）：

CoWoS-S

●采用硅中介層，基于現(xiàn)有硅片光刻和再分布層的加工

●自2012年開始批量生產(chǎn)，迄今為止為已向20多家客戶提供了>100種產(chǎn)品

●轉(zhuǎn)接板集成了嵌入式“溝槽”電容器

●目前最新的第五代CoWoS-S封裝技術(shù)，將增加 3 倍的中介層面積、8 個 HBM2e 堆棧（容量高達(dá) 128 GB）、全新的硅通孔（TSV）解決方案、厚 CU 互連、第一代的eDTC1100（1100nF/mm2）、以及新的 TIM（Lid 封裝）方案。

根據(jù)官方的數(shù)據(jù)，臺積電第 5 代 CoWoS-S封裝技術(shù)，有望將晶體管數(shù)量翻至第 3 代封裝解決方案的 20 倍。

CoWoS-R

●使用有機(jī)轉(zhuǎn)接板以降低成本

●多達(dá) 6 個互連的再分布層，2um/2um L/S

●4倍最大光罩尺寸，支持一個 SoC，在 55mmX55mm 封裝中具有 2 個 HBM2 堆棧；最新開發(fā)中的方案擁有 2.1 倍最大光罩尺寸，支持2 個 SoC 和 2HBM2 采用 85mmX85mm 封裝

CoWoS-L

●使用插入有機(jī)轉(zhuǎn)接板中的小硅“橋”，用于相鄰芯片邊緣之間的高密度互連（0.4um/0.4um L/S 間距）

●2023年將會推出擁有2倍最大光罩尺寸大小，支持 2 個 SoC 和 6 個 HBM2 堆棧的方案；2024年將推出4倍最大光罩尺寸，可支持 12 個 HBM3 堆棧的方案。

臺積電強(qiáng)調(diào)，他們正在與 HBM 標(biāo)準(zhǔn)小組合作，共同制定 CoWoS 實(shí)施的 HBM3 互連要求的物理配置。

HBM3 標(biāo)準(zhǔn)似乎已經(jīng)確定了以下堆棧定義：4GB（帶 4 個 8Gb 芯片）到 64GB（16 個 32Gb 芯片）的容量;1024 位信號接口;高達(dá) 819GBps 帶寬。這些即將推出的具有多個 HBM3 堆棧的 CoWoS 配置將提供巨大的內(nèi)存容量和帶寬。

此外，由于預(yù)計即將推出的CoWoS設(shè)計將具有更大的功耗，臺積電正在研究適當(dāng)?shù)睦鋮s解決方案，包括改進(jìn)芯片和封裝之間的熱界面材料（TIM），以及從空氣冷卻過渡到浸入式冷卻。

2、InFO

在臨時載體上精確（面朝下）放置后，芯片被封裝在環(huán)氧樹脂“晶圓”中。再分布互連層被添加到重建的晶圓表面。然后將封裝凸塊直接連接到再分配層。

有InFO_PoP、InFO_oS和InFO_B拓?fù)洹?/p>

InFO_PoP

如下圖所示，InFO_PoP表示封裝對封裝配置，專注于DRAM封裝與基本邏輯芯片的集成。DRAM頂部芯片上的凸塊利用貫穿InFO過孔（TIV）到達(dá)重新分配層。

InFO_PoP主要用于移動平臺，自 2016 年以來，InFO_PoP出貨量超過 12 億臺。

InFO_PoP存在的一個問題是，目前DRAM封裝是定制設(shè)計，只能在臺積電制造。不過，在開發(fā)中的還有另一種InFO_B方案，其中在頂部添加了現(xiàn)有的（LPDDR）DRAM封裝，并且組件由外部合同制造商提供。

InFO_oS

InFO_oS（基板上）可以封裝多個芯片，再分布層及其微凸起連接到帶有TSV的基板。目前，InFO_oS投產(chǎn)已達(dá)5年以上，專注于HPC客戶。

• 基板上有 5 個 RDL 層，2um/2um L/S

• 該基板可實(shí)現(xiàn)較大的封裝尺寸，目前為110mm X 110mm，并計劃實(shí)現(xiàn)更大的尺寸

• 擁有130um C4 凸塊間距

InFO_M

InFO_M是InFO_oS的替代方案，具有多個封裝芯片和再分布層，無需額外的基板+ TSV（<500mm2封裝，于2022年下半年投產(chǎn)）。

三、3D 封裝

InFO-3D

是一種3D堆疊封裝技術(shù)，該技術(shù)利用垂直集成的微凸塊芯片與再分布層和TIF集成，專注于移動平臺。

3D SoIC

更先進(jìn)的垂直芯片堆疊3D拓?fù)浞庋b系列被稱為“系統(tǒng)級集成芯片”（SoIC）。它利用芯片之間的直接銅鍵合，具有侵略性的間距。

SoIC有兩種產(chǎn)品——“wafer-on-wafer”（WOW）和“chip-on-wafer”（COW）。WOW拓?fù)湓诰A上集成了復(fù)雜的SoC芯片，提供深溝槽電容（DTC）結(jié)構(gòu)，以實(shí)現(xiàn)最佳去耦。更通用的 COW 拓?fù)涠询B多個 SoC 芯片。

下表顯示了符合SoIC組裝條件的工藝制程節(jié)點(diǎn)。

3DFabric（包括 3Dblox）的設(shè)計支持

如上圖3D Fabric的右上角所示，臺積電正在設(shè)想復(fù)雜的3D系統(tǒng)設(shè)計級封裝實(shí)現(xiàn)，結(jié)合3D SoIC和2.5D技術(shù)。

如上所述，設(shè)計流程的復(fù)雜性非常大，需要高級熱力、計時和SI/PI分析流程（也可以處理模型數(shù)據(jù)量）。

為了實(shí)現(xiàn)這些系統(tǒng)級設(shè)計的開發(fā)，臺積電與EDA供應(yīng)商合作開展了三項主要的設(shè)計流程計劃：

●改進(jìn)的熱分析，使用粗粒度加細(xì)粒度方法

●分層靜態(tài)時序分析

單個模具由抽象模型表示，以降低總（多角）數(shù)據(jù)分析的復(fù)雜性

●前端設(shè)計分區(qū)

為了幫助加速復(fù)雜系統(tǒng)的前端設(shè)計分區(qū)，臺積電采取了一項名為“3Dblox”的舉措。

目標(biāo)是將整個物理封裝系統(tǒng)分解為模塊化組件，然后進(jìn)行集成。模塊類別包括：

• bumps/bonds

• vias

• caps

• interposers

• die

這些模塊將被整合到任何SoIC、CoWoS或InFO封裝技術(shù)中。

特別值得注意的是，臺積電正在努力使3D Fabric設(shè)計能夠使用各種EDA工具，即使用一個EDA供應(yīng)商工具完成物理設(shè)計，并（可能）使用不同的EDA供應(yīng)商產(chǎn)品來支持時序分析，信號完整性/功率完整性分析，熱分析。

3Dblox似乎將SoC的“參考流”概念提升到一個新的水平，臺積電推動了EDA供應(yīng)商數(shù)據(jù)模型和格式之間的互操作性。整體3Dblox流量能力將于2022年第三季度推出。（初步步驟，即在InFO上自動路由再分配信號，將是發(fā)布的第一個功能。）

顯然，臺積電正在廣泛投資于先進(jìn)的封裝技術(shù)開發(fā)和（特別是）新的制造設(shè)施，因?yàn)?.5D和3D配置的預(yù)期增長。從 HBM2/2e 到 HBM3 內(nèi)存堆棧的過渡將為采用 CoWoS 2.5 技術(shù)的系統(tǒng)設(shè)計帶來可觀的性能優(yōu)勢。移動平臺客戶將擴(kuò)大InFO多芯片設(shè)計的多樣性。毫無疑問，采用結(jié)合3D和2.5D技術(shù)的復(fù)雜3DFabric設(shè)計也將增加，利用臺積電“模塊化”設(shè)計元素以加速系統(tǒng)分區(qū)的努力，以及他們?yōu)閼?yīng)用廣泛的EDA工具/流程所做的努力。

編輯：芯智訊-浪客劍   

編譯自：

https://semiwiki.com/semiconductor-manufacturers/tsmc/314439-tsmc-2022-technology-symposium-review-advanced-packaging-development/